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愛(ài)澤旋轉編碼器
旋轉編碼器目前已經(jīng)廣泛地被運用在各種工業(yè)自動(dòng)化系統中，這類(lèi)編碼器其中一種常見(jiàn)的用途，就是電動(dòng)機具，其將編碼器連接到旋轉軸，并向控制系統提供回饋資訊。
編碼器的主要用途是量測角度位置與轉速，另外還配備像是系統診斷與參數設定等常見(jiàn)功能。圖1所顯示為一個(gè)馬達控制訊號鏈，其利用RS-485收發(fā)器與微處理器來(lái)連結絕dui值編碼器(ABS encoder)受控端以及工業(yè)伺服驅動(dòng)器主控端，以建構出交流馬達的封閉迴路控制機制。
伺服驅動(dòng)器與絕dui值編碼器之間的RS-485通訊鏈路通常需要高達16MHz的資料傳輸率，以及低傳輸延遲的時(shí)序。RS-485線(xiàn)路長(cháng)可佈線(xiàn)到50公尺，有些情況下，甚至還會(huì )延長(cháng)到150公尺。馬達控制編碼器對于資料通訊而言是屬于挑戰性的環(huán)境，因為電氣雜訊以及長(cháng)線(xiàn)路都會(huì )影響RS-485訊號的完整性。
本文以亞德諾半導體(Analog Devices)的50Mbps(25MHz) ADM3065E RS-485收發(fā)器以及ADSP-CM40x混合訊號控制處理器為例，探討編碼器可為馬達控制應用帶來(lái)的關(guān)鍵優(yōu)勢。
圖1：使用RS-485連結絕dui值編碼器受控端與伺服驅動(dòng)器主控端，建構交流馬達的封閉迴路控制機制
ADM3065E RS-485收發(fā)器是專(zhuān)門(mén)設計以用來(lái)在如馬達控制編碼器這類(lèi)嚴苛環(huán)境中提供穩定運行的能力，另外，其還提供雜訊免疫力以及(IEC) 61000-4-2靜電放電(ESD)的耐受力。
雜訊免疫力
RS-485傳訊機制具有平衡、差動(dòng)以及雜訊免疫力等特性。在RS-485雙絞線(xiàn)中，系統雜訊會(huì )同等地藕合到兩條線(xiàn)中。其中一個(gè)訊號會(huì )與另一個(gè)訊號反相，而藕合到RS-485匯流排的電磁場(chǎng)則會(huì )相互抵銷(xiāo)，如此一來(lái)，就會(huì )降低整個(gè)系統的電磁干擾(EMI)。此外，增強后的ADM3065E 2.1 V驅動(dòng)電壓讓通訊達到更高的訊號噪訊比(SNR)。
另外還可運用ADuM141D輕易為ADM3065E增加訊號隔離機制。ADuM141D是一顆採用Analog Devices iCoupler技術(shù)的四通道數位隔離器。ADuM141D能在高達150 Mbps的資料傳輸率下運行，因此適合搭配50Mbps的ADM3065E RS-485收發(fā)器(如圖2所示)一起運作，運用能量直接注入(DPI)技術(shù)量測元件拒斥雜訊的能力，這些雜訊通常會(huì )注入到電源供應器或輸入針腳。ADuM141D採用的隔離技術(shù)已針對DPI IEC 62132-4標準的規范進(jìn)行測試。ADuM141D在雜訊免疫力方面的性能超越其他類(lèi)似產(chǎn)品。此外，ADuM141D在頻率方面維持效能，反觀(guān)其他隔離產(chǎn)品在200MHz到700MHz頻帶區間則會(huì )經(jīng)常出現位元錯誤。
圖2：訊號隔離，傳輸率達50Mbps的RS-485解決方案簡(jiǎn)圖
IEC 61000-4-2 ESD性能
編碼器和馬達驅動(dòng)器之間暴露，是RS-485接點(diǎn)與纜線(xiàn)上的靜電放電是一項常見(jiàn)的系統危險。系統層級的IEC 61800-3標準在EMC免疫力方面，則針對可調速電子功率驅動(dòng)系統規定了必須具備低±4kV接觸/±8kV空氣的IEC 61000-4-2 ESD靜電放電防護能力。而ADM3065E的防護性能超越上述規范，其可達到±12kV接觸/±12kV空氣的IEC 61000-4-2 ESD防護能力。
圖3顯示IEC 61000-4-2標準規范8kV接觸放電電流的波形對比人體模型(HBM)靜電放電8kV波形。圖4顯示兩項標準相互不同波形與尖峰電流。IEC 61000-4-2 8kV脈衝的峰值電流為30安培，而對應HBM ESD的峰值電流就低了超過(guò)5倍，僅為5.33安培。另一項差異則是啟動(dòng)電壓突波(spike)的上升時(shí)間，相較于HBM ESD波形的10奈秒，IEC 61000-4-2 ESD的上升時(shí)間要快上許多，僅為1奈秒。IEC ESD波形的功率遠高于HBM ESD波形。HBM ESD標準規定受測設備(EUT)須進(jìn)行3次正極放電與3次負極放電測試——相較之下，IEC ESD標準則規定須進(jìn)行10次正極與10次負極放電測試。相較于其他具備不同等級HBM ESD防護能力的RS-485收發(fā)器，符合IEC 61000-4-2 ESD規范的ADM3065E則更適合用在各種條件嚴苛的環(huán)境中。
圖3：在8kV的IEC 61000-4-2 ESD波形，對比在8kV的HBM ESD波形
EnDat通訊協(xié)定
編碼器可採用許多通訊協(xié)定，像是EnDat、BiSS、HIPERFACE、以及Tamagawa。這些編碼器通訊協(xié)定雖然存在差異，但在實(shí)作方面也有許多相似處。這些通訊協(xié)定的介面都屬于串列式雙向管線(xiàn)，并符合RS-422或RS-485電氣規格。雖然硬體層面有一些相同點(diǎn)，但每種通訊協(xié)定所需要的軟體并不相同。每種協(xié)定的通訊協(xié)定堆疊以及所需的程式碼都不一樣。本文則專(zhuān)為探討EnDat 2.2介面在主控端的硬體與軟體實(shí)作。
延遲的影響
延遲可分為兩類(lèi)：類(lèi)是線(xiàn)路的傳輸延遲，第二則是收發(fā)器的傳輸延遲。光速以及線(xiàn)路的介電常數決定了線(xiàn)路延遲的多寡，通常會(huì )介于6ns/m至10ns/m之間。當總延遲超過(guò)時(shí)脈週期的一半，主控端與受控端之間的通訊就會(huì )中斷。此時(shí)設計者可擁有以下選擇：
?調低資料傳輸率
?減量傳輸
?在主控端執行延遲補償
第三個(gè)選項所指的是補償線(xiàn)路延遲與收發(fā)器延遲，因此可確保系統能用長(cháng)線(xiàn)路運行高時(shí)脈。延遲補償的缺點(diǎn)則是系統複雜度會(huì )因此提高。當系統不可能進(jìn)行延遲補償，或者系統使用較短的線(xiàn)路，那麼採用傳輸延遲較短的收發(fā)器，就會(huì )發(fā)揮顯著(zhù)的價(jià)值。低傳輸延遲不僅讓設計者能採用更高的時(shí)脈速度，也不必對系統進(jìn)行延遲補償。
主控端實(shí)作
主控端的實(shí)作包含一個(gè)串列埠以及一個(gè)通訊協(xié)定堆疊。由于編碼器通訊協(xié)定并不相容于像UART這些其他標準連結埠採用的協(xié)定，因此大多數通用型微控制器的週邊元件都無(wú)法使用。反觀(guān)FPGA的可程式化邏輯功能，除了可用來(lái)將專(zhuān)屬的通訊埠建置在硬體上，還能支援諸如延遲補償等各種先進(jìn)功能。雖然FPGA頗具彈性且能針對應用量身設計，但它也有許多缺點(diǎn)。相較于處理器，FPGA顯得太過(guò)于昂貴、太耗電、以及上市時(shí)程過(guò)于冗長(cháng)。
本文探討的EnDat介面是採用Analog Devices的ADSP-CM40x進(jìn)行實(shí)作，這款處理器的應用標的鎖定各種馬達控制裝置。除了如脈衝調變(PWM)計時(shí)器、類(lèi)比至數位轉換器(ADC)以及sinc函數濾波器等這類(lèi)馬達控制的週邊元件外，ADSP-CM40x還支援高度彈性的串列埠(SPORT)。這些SPORT能模擬許多通訊協(xié)定，其中包括像EnDat與BiSS在內的編碼器通訊協(xié)定。由于A(yíng)DSP-CM40x擁有如此多元的週邊元件，因此除了能執行先進(jìn)馬達控制功能，還能連結其他編碼器。如此一來(lái)就不必再動(dòng)用FPGA。
測試設定
圖4顯示EnDat 2.2的測試設定。EnDat受控端是Kollmorgen公司的一款標準伺服關(guān)馬達(AKM22)，在轉軸上裝有一個(gè)EnDat 編碼器(ENC1113)。另外還有三對線(xiàn)組(數據、時(shí)脈以及供電)把編碼器連到收發(fā)器機板。在EnDat實(shí)體層上為編碼器配置了兩個(gè)收發(fā)器與電源供應器。其中一個(gè)收發(fā)器用來(lái)支援時(shí)脈，另一個(gè)收發(fā)器用來(lái)支援數據線(xiàn)。EnDat主控端用的是ADSP-CM40x，另外還混用多個(gè)標準型週邊元件以及軟體。傳送埠與接收埠都是用彈性SPORT元件進(jìn)行實(shí)作。
圖4：實(shí)驗設定
EnDat通訊協(xié)定規范許多不同長(cháng)度的訊框(frame)，但這些訊框的處理程序卻都相同，如圖5所示。首先，主控端會(huì )向受控端發(fā)出一個(gè)指令，接著(zhù)受控端會(huì )處理該指令并執行必要的運算。后，受控端再把結果傳回主控端。
圖5：EnDat傳送/接收程序
傳送時(shí)脈(Tx CLK)是由處理器ADSP-CM40x產(chǎn)生。由于系統各項延遲的緣故，從編碼器送出的資料訊號在送回處理器之前會(huì )和傳送訊號時(shí)脈呈現反相(out of phase)。為補償傳輸延遲tDELAY，處理器還會(huì )發(fā)出一個(gè)接收時(shí)脈(Rx CLK)，時(shí)間點(diǎn)是在發(fā)出傳送時(shí)脈后延遲tDELAY 再發(fā)出。讓接收時(shí)脈和受控端接收資料的訊號同相位，這樣的作法能有效補償傳輸延遲。
從處理器發(fā)出的時(shí)脈訊號是屬于連續性，而EnDat通訊協(xié)定則規定在通訊時(shí)，時(shí)脈僅套用到編碼器。時(shí)脈線(xiàn)路(clock line)在所有其他時(shí)間則必須維持高位(high)。在經(jīng)過(guò)整整兩個(gè)時(shí)脈週期(2T)之后，主控端會(huì )根據Tx DATA指令開(kāi)始發(fā)送時(shí)脈訊號。
指令長(cháng)度為6位元，之后跟著(zhù)兩個(gè)0-bit。系統會(huì )透過(guò)收發(fā)器控制數據的傳送方向，而處理器在傳送訊號時(shí)會(huì )把Bit Tx/Rx EN設為高位(high)。
當受控端準備回應時(shí)，系統會(huì )進(jìn)入等待狀態(tài)，而主控端則持續執行(apply)時(shí)脈，但數據管線(xiàn)則是非運行(inactive)狀態(tài)。當受控端準備好回應，數據管線(xiàn)在接收資料時(shí)就會(huì )拉升到高位(high)，隨后立即送出回應。主控端在收到n個(gè)位元回應后就會(huì )將CLK EN訊號設定為低位(low)，藉此停止時(shí)脈訊號。在此同時(shí)，ENC CLK訊號會(huì )切至高位。這種資料流屬于半雙工模式，組合(combined)數據管線(xiàn)上的傳輸流即ENC資料。
實(shí)驗結果
圖6顯示EnDat系統的測試結果。測試採用的時(shí)脈頻率為8MHz，延遲補償則是透過(guò)對接收訊號時(shí)脈進(jìn)行相移。圖中訊號底部波形是從EnDat主控端發(fā)出的指令。這裡顯示的指令是發(fā)送部位，有兩個(gè)0，隨后跟著(zhù)6個(gè)1，再后面則是兩個(gè)0。指令長(cháng)度總共為10個(gè)位元。編碼器的反應是從上數下來(lái)第3個(gè)訊號。組合(combined)數據管線(xiàn)則是從上數下來(lái)第2個(gè)訊號。而圖中上面的訊號則是套用到編碼器的時(shí)脈。
圖6：EnDat資料交換
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聲明：
- 文章轉載自
Jens Sorenson，ADI系統應用工程師；Richard Anslow，ADI產(chǎn)品應用工程師，版權歸原作者所有！
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